Hardware Verification Engineer @Arteris Poland
Brak informacji o wynagrodzeniu 馃檨
Python VHDL Verilog c++ Shell RTL Design
Dodano: 22 godziny temu (31.10.2025, 09:42:57)
Ostatnio widziana: 58 minut temu
Aktywna przez: 21 godzin
Do艣wiadczenie: Senior
Rodzaj umowy: UOP
Tryb pracy: Praca hybrydowa
Lokalizacja: Krak贸w
殴r贸d艂o: rocketjobs.pl
#223780 3